参与ASIC/FPGA功能模块的方案设计
负责相应模块的RTL编码实现
协同验证团队进行单元验证和集成验证
负责相应模块的逻辑综合、时序收敛、设计优化、上板调试
负责相应模块的设计文档和用户手册的撰写以及维护

熟悉Verilog RTL 编码、跨时钟域处理、逻辑综合约束、时序收敛等基本技能
熟悉Ethernet, IP, TCP / UDP协议, 有Switch / Router产品设计经验者优先
熟悉OVS、VIRTIO、SR-IOV、DPDK / SDPK、P4，有智能网卡产品设计经验者优先
熟悉ARM/RISC-V，SoC集成，有SerDes、PCIE、AXI、DDR等IP的应用经验者优先

上海、杭州