Senior PLL design VP/Engineer 高级 PLL 设计副总/工程师

上海华时嘉库半导体有限公司

福利待遇

五险一金 奖励计划 休假制度 法定节假日

岗位描述

主要职责：

1.     配合国外团队开发并设计超低抖动时钟产生器，抗抖动等芯片。

2.     构建整体 PLL 结构，系统 Behavior Model。

3.     与版图设计团队紧密合作，实现设计的布局视图。

4.    完成 Top Level 和 Mixed Mode 仿真，以验证抖动是否满足规格。

5.     与产品工程师合作进行实验室芯片测试及验证。

任职资质：

1.    具备以下电路设计经验（量产经验优先）：Charge-Pump  PLL、Fractional-N  PLL、Spread Spectrum PLL、Digital PLL、LCVCO、TDC、Ultra 低相位噪声技术等

2.    高速数字电路设计和分析

3.       高频信号完整性（Signal Integrity）经验

4.       对 Spectre、Hspice、ADS、MATLAB、System Verilog 等仿真工具有良好的使用经验

5.    实验室和  ATE  测试计划、特性测量和批量生产。

6.    拥有高水平的分析/解决问题的能力和对细节的明显关注

7.    高度责任感及主动自发，能独立地推动项目完成