一、任职要求
1. 熟悉 Verilog/SystemVerilog/VHDL 之一,具备可综合设计2年以上经验。
2. 熟悉常用接口与调试手段(UART/SPI/I2C、AXI、ILA/逻辑分析等)。
3. 具备良好的问题定位能力与跨团队协作能力。
加分项
1、熟悉 ZYNQ/SoC FPGA、DMA/DDR、PCIe/USB3/千兆网等高速接口。
2、有采集类产品(ADC 前端、同步、时钟树)相关经验。
二、岗位职责
1. 需求分解:采集链路、数据处理、接口协议与资源评估。
2. RTL 开发与仿真:关键模块设计、仿真用例、覆盖关键边界。
3. 板级验证与联调:与硬件/上位机/嵌入式协作完成联调,输出调试记录。
4. 性能与边界测试:吞吐、时序、稳定性、异常恢复等。
5. 版本管理与发布:版本号、变更记录、回归范围与发布说明。


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